臺(tái)積電（TSMC）在2nm制程節(jié)點(diǎn)將首度使用Gate-all-around FETs（GAAFET）晶體管，另外N2工藝還能搭配N(xiāo)anoFlex技術(shù)，為芯片設(shè)計(jì)人員提供了靈活的標(biāo)準(zhǔn)元件。與現(xiàn)有的N3E工藝相比，預(yù)計(jì)N2工藝相同功率下性能會(huì)有10%到15%的提升，或者相同頻率下功耗會(huì)下降25%到30%，同時(shí)晶體管密度將提升15%。

據(jù)相關(guān)媒體報(bào)道，臺(tái)積電每片300mm的2nm晶圓的價(jià)格可能超過(guò)3萬(wàn)美元，高于之前預(yù)期的2.5萬(wàn)美元。相比之下，目前3nm晶圓的價(jià)格大概在1.85萬(wàn)至2萬(wàn)美元，而4/5nm晶圓的價(jià)格在1.5到1.6萬(wàn)美元之間，無(wú)論如何，可以預(yù)見(jiàn)2nm晶圓的價(jià)格會(huì)有大幅度的提升。值得注意的是，臺(tái)積電的訂單報(bào)價(jià)包含多種因素，和具體的客戶(hù)以及訂單量有關(guān)，部分客戶(hù)可能會(huì)有些優(yōu)惠，3萬(wàn)美元是一個(gè)較為粗略的數(shù)字。

為了應(yīng)對(duì)市場(chǎng)對(duì)2nm工藝技術(shù)的強(qiáng)勁需求，臺(tái)積電持續(xù)對(duì)該制程節(jié)點(diǎn)進(jìn)行投資，2nm晶圓廠將分布在中國(guó)臺(tái)灣的北部（新竹寶山）、中部（臺(tái)中中科）和南部（高雄楠梓）。新工藝將增加EUV光刻步驟，甚至有可能使用雙重曝光，毫無(wú)疑問(wèn)成本將高于3nm制程節(jié)點(diǎn)。

臺(tái)積電計(jì)劃N2工藝于2025年下半年進(jìn)入批量生產(chǎn)階段，客戶(hù)最快在2026年前就能收到首批采用N2工藝制造的芯片，首個(gè)客戶(hù)預(yù)計(jì)是蘋(píng)果。